Бистабилно коло

Од Википедија — слободната енциклопедија
Прејди на прегледникот Прејди на пребарувањето
SR флип-флоп (R1, R2 = 1 kΩ, R3, R4 = 10 kΩ).

Бистабилно коло или флип-флоп – електронско коло во дигиталната електроника кое има две стабилни состојби заради што може да послужи како еден бит меморија. Бистабилното коло се контролира со еден или два контролни сигнала и/или со сигнал за дозвола. Често излезот, покрај нормалниот, има и комплементарен излез. Исто така, бистабилните кола изискуваат влезови за напојување и маса.

Бистабилните кола може да бидат асинхрони или синхрони. Асинхроните бистабилни кола се состојат од два вкрстени инверторски елементи – транзистори, НИ или НИЛИ кола. Синхрониот флип-флоп е верзија на асинхрониот кој има дополнителен влез (C или CLK, од англискиот збор clock - саат, односно EN или ENABLE, од зборот enable - овозможува) на кој се доведуваат синхронизациски импулси со константна фреквенција така што флип-флопот ја менува состојбата на промената на овозможувачкиот сигнал. Синхроните бистабилни кола се проектирани специјално за синхрони системи и затоа ја игнорираат состојбата на своите влезови освен во моментот на промената на овозможувачкиот сигнал. Ова предизвикува бистабилното коло да може да го промени или задржи својот излезен сигнал во зависност од вредноста на влезните сигнали за време на преминот. Некои бистабилни кола ја менуваат вредноста на излезот за цело време на позитивниот или негативниот период на овозможувачкиот сигнал, некои на растечкиот раб на овозможувачкиот сигнал, а други на паѓачкиот раб. Бистабилните кола кај кои излезот постојано ги следи промените на влезовите додека евентуално не се доведе побуден сигнал кој ја замрзнува состојбата на излезот се нарекуваат леч кола (англиски: latch), додека колата кај кои излезот се менува само после доведување на соодветниот раб на побудниот сигнал се нарекуваат флип-флопови. Во литературата и каталозите често не се прави разлика меѓу лечеви и флип-флопови, па двата вида се нарекуваат флип-флопови.

Тактните флип-флопови типично се изработуваат како надреден-подреден уреди, во кои двата основни флип-флопа (со некои додатни логички кола) соработуваат за да го направат неосетлив на шумови меѓу премините на побудниот сигнал; но сепак тие често имаат асинхрони clear и set влезови кои можат да го променат моменталниот излез независно од тактот.

Понатаму флип-флоповите може да се поделат на видови кои можат да имаат заедничка применливост и во асинхрони и во тактувани секвенцијални системи: вообичаени видови се SR ("set-reset"), D ("data"), T ("toggle") и JK; сите можат да се изведат од другите видови со неколку логички кола. Однесувањето на некој вид флип-флоп може да се опише со карактеристичната равенка, која ја дава следниот израз во зависност од влезните сигнали и/или моменталниот излез.

Историја[уреди | уреди извор]

Првиот електронски флип-флоп го измислиле Вилијам Еклес и Френк Џордан во 1919 година. Во почетокот бил нарекува Еклес-Џорданово коло и се состоело од два активни елементи (електронски цевки). Името флип-флоп го добил подоцна по звукот кој се добивал на звучник приклучен на еден од спрегнатите засилувачи во текот на процесот на овозможување во колото.

SR флип-флоп[уреди | уреди извор]

Реализација на SR флип-флоп со НИЛИ кола
Симбол на SR флип-флоп реализиран со НИЛИ кола

Флип-флопот SR има два влеза, S и R, по кои и го добил името. Влезот Ѕ се нарекува сетирачки влез (англиски: set – поставува), додека влезот R се нарекува ресетирачки влез (англиски: reset – поништува)

Со поставување на влезот Ѕ во логичка состојба 1, а на влезот R во логичка состојба 0, излезот Q се поставува во состојба 1, а излезот Q' во состојба 0. Доколку на влезот S се доведе логичка 0, а на влезот R логичка 1, на излезот Q се добива логичка 0, а на излезот логичка 1.

Ако на влезовите S и R истовремено се доведе логичка 0, на излезот не се случува никаква промена, додека со истовремено доведување на логичка 1, се предизвикува непредвидена состојба на излезот, па оваа комбинација се нарекува забранета состојба.

Најчест начин на запишување на работата на флип-флопот е со користење на табела на состојба:

SR флип-флоп (изработен со ЕКСИЛИ кола)
Функционална
табела
Екситациона
табела
S R Qn+1 Q Qn+1 S R Коментар
0 0 ја задржува состојбата 0 0 0 X нема промена
0 1 Q = 0 1 0 0 1 ресет
1 0 Q = 1 0 1 1 0 сет
1 1 нестабилна комбинација 1 1 X 0 недозволена состојба
Напомена: Знакот „X“ означува дека сигналот е произволен за дадената комбинација на влезот.

Од оваа таблица директно се добива равенката:

И со фактот дека за дозволените состојби на влезот SR=0, се добива поедноставна равенка:

JK флип-флоп[уреди | уреди извор]

Временски дијаграм на JK флип-флоп.

JK флип-флоп ја надградува работата на SR флип-флопот со третирање на состојбата S=R=1 како наредба за „менување“. Комбинацијата J = 1, K = 0 е команда да се сетира флип-флопот; J = 0, K = 1 е команда да се ресетира флип-флопот, а комбинацијата Ј=К=1 го менува излезот во логички комплемент на својата моментална вредност. Кога Ј=К=0, излезите на флип-флопот ја задржуваат својата претходна состојба.

Симбол на JK флип-флоп

Табелата на состојба на флип-флопот е:

JK флип-флоп
Функционална
табела
Екситациона
табела
J K Qn+1 Коментар Q Qn+1 J K Коментар
0 0 Q на чекању 0 0 0 X нема промена
0 1 0 ресет 0 1 1 X сет
1 0 1 сет 1 0 X 1 ресет
1 1 Q промена 1 1 X 0 нема промена

Карактеристичната равенка на ЈК флип-флопот е:

Шема на JK флип-флоп реализиран со НИ кола и SR леч коло.

Промената на состојбата на ЈК флип-флоп, заради присуството на И кола може да се врши само кога тригер-импулсот е активен на високо ниво. Како што состојбата на излезот ја менува и состојбата на влезот на логичките кола, така што ресетираниот флип-флоп може повторно да се сетира ако тригер-сигналот е сè уште активен. Колото на сликата десно ќе работи исправно само ако тригер-сигналот е многу краток, односно пократок од доцнењето на логичките кола и SR леч колото. Со оглед дека временските доцнења се подложни на големи варијации заради производните толеранции и промената на амбиентот, работата на ваков флип-флоп може да биде несигурен. Заради тоа ЈК флип-флоповите секогаш се реализираат со посложени конфигурации со надреден-подреден (мастер-слејв) или рабно тригерирање.

T флип-флоп[уреди | уреди извор]

Симбол на T флип-флоп
T флип-флоп реализиран со SR флип-флоп и И кола.

Флип-флопот Т има еден влез Т (од зборовите toggle или trigger). Овој флип-флоп тригерира само кога на влезот има висок сигнал и тогаш ја менува состојбата на излезот во комплемент на моменталната состојба.

Карактеристичната равенка на Т флип-флопот е:

(или, без употреба на ЕКСИЛИ врата, еквивалентот е: ),

а може да биде опишана со помош на следната табела:

Т флип-флоп
Функционална
табела
Екситациона
табела
Коментар Коментар
0 0 0 ја задржува состојбата 0 0 0 нема промена
0 1 1 ја задржува состојбата 1 1 0 нема промена
1 0 1 прекинува 0 1 1 комплемент
1 1 0 прекинува 1 0 1 комплемент

Бидејќи врши промена на состојбата на излезот при секое високо ниво на сигналот на влезот, Т флип-флопот фактички го дели бројот на влезни импулси со два, т.е. ако фреквенцијата на тригер-сигналот е 4 MHz, излезната фреквенција добиена од Т флип-флопот ќе биде 2 MHz. Оваа особина на „делење“ има употреба во разни дигитални бројачи.

Т флип-флоп може да се реализира со К флип-флоп (влезовите Ј и К се споени заедно и се однесуваат како влез Т) или со помош на D флип-флоп (влезот Т и Qn се поврзани на влезот D со ЕКСИЛИ врата).

D флип-флоп[уреди | уреди извор]

Симбол на D флип-флоп

Флип-флопот D моментално е најкористениот флип-флоп во дигиталната електроника. Најчесто се користи во стационарен регистарстационарни регистри и мемориски модули. Излезот Q ја презема состојбата на влезот D (од англискиот збор delay, заради задржување на влезот за еден тактен интервал) во моментот кога тактниот сигнал е на активниот раб.

Табела на состојба за D флип-флоп:

Такт D Qn+1 Qn+1
растечки раб 0 0 1
растечки раб 1 1 0
опаѓачки раб X Q Q

Надворешни врски[уреди | уреди извор]